ARM Cortex-A

ARM Cortex-A bezeichnet eine Serie von Mikroprozessordesigns des Unternehmens ARM Limited, die zur Ausführung komplexer Rechenaufgaben vorgesehen sind und als IP-Core Lizenznehmern angeboten werden. Der Zusatz "A" steht für applications (dt. Anwendungen) und soll die so bezeichneten Prozessoren als geeignete Hardwarebasis für die Ausführung komplexer Betriebssysteme und unterschiedlicher Softwareanwendungen ausweisen. Die CPUs basieren auf der ARM-Architektur und implementieren den Befehlssatz (engl. Instruction Set Architecture, ISA) ARMv7-A oder ARMv8-A. Die IP-Cores der ARM Cortex-A-Serie werden als energieeffiziente Hochleistungsplattform beworben und weltweit von zahlreichen Chipherstellern zum Entwurf eigener Ein-Chip-Systeme lizenziert. Entsprechende SoCs kommen unter anderem in Smartphones, mobilen Computern, digitalen Fernsehern und Settopboxen zum Einsatz.

ARM Cortex-A8

Im Vergleich mit seinem Vorgänger ARM11 handelt es sich bei dem 2005 vorgestellten Cortex-A8 um ein 32-bit superskalares Single-Core-Dual-Issue-Design, das rund die doppelte Anzahl Instruktionen pro Taktzyklus ausführen kann. Er kommt auf eine Rechenleistung von 2,0 DMIPS/MHz und besitzt jeweils 32 kB L1-Cache für Befehle und Daten sowie einen 512kB großen L2-Cache. Die Taktfrequenzen in einem 65-nm-Prozess von TSMC bewegen sich zwischen 600 MHz und mehr als 1 GHz. Die Pipeline-Länge beträgt 13 Stufen.

Der Cortex-A8 war der erste Core aus der Cortex-Familie, der in zahlreichen Geräten der Unterhaltungselektronik implementiert wurde.

Eigenschaften

NEON SIMD-Erweiterungen
VFPv3-Gleitkommaeinheit
Thumb-2-Befehlssatz
Jazelle RCT
dynamische Sprungvorhersage mit mehr als 95 % Trefferquote

Chips

Die System-on-Chips (SoC) mit implementiertem Cortex-A8-Core umfassen u.a.:

Allwinner Tech A10/A13/A10s/R8
Apple A4
Freescale Semiconductor i.MX50, i.MX51 und i.MX53
Rockchip RK2918, RK2906
Samsung Exynos 3110
Texas Instruments OMAP3
Texas Instruments Sitara (BeagleBone)
Conexant CX92755

ARM Cortex-A9

Der 2007 vorgestellte ARM: ARM Cortex-A9 ist ein 32-bit-Mikroprozessor, der die ARMv7-Architektur implementiert. Er kann 32-bit-ARM-Befehle, 16- und 32-bit-Thumb-Befehle und 8-bit Java-Bytecodes ausführen. Beim Cortex-A9 handelt sich um ein superskalares Dual-Issue-Out-of-Order-Design. Der Prozessor kommt auf eine Rechenleistung von 2,5 DMIPS/MHz und besitzt jeweils 32kB L1-Cache für Befehle und Daten sowie einen 128kB bis 8 MB großen L2-Cache. Die Taktfrequenzen in einem 45-nm-Prozess von TSMC bewegen sich zwischen 800 MHz und 2 GHz. Die Pipeline-Länge beträgt 8 Stufen. Der Cortex-A9 ist der erste Vertreter aus der Cortex-A-Familie, der sowohl in Uniprozessor- als auch Multiprozessorkonfigurationen eingesetzt werden kann.

Eigenschaften

NEON SIMD-Erweiterungen (optional)
VFPv3-Gleitkommaeinheit
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT.

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A9-Cores umfassen u.a.:

Altera SoC FPGA
AMLogic AML7366-M6C, AML8726-Familie, M801, M802, S802, S812, T866, T868
Apple A5, A5X
Broadcom BCM11311 (Persona ICE)
Calxeda EnergyCore ECX-1000
Entropic EN7588
Freescale Semiconductor i.MX6
HiSilicon K3V2 -Hi3620
Marvell 88DE3005-A1
MediaTek MT6575 (Single-Core), MT6577 (Dual-Core)
Nufront NuSmart 2816, 2816M, 115
Nvidia Tegra 2, 3, 4i
Renesas EMMA Mobile/EV2
Rockchip RK3026, RK3066, RK3168, RK3188(T), RK2926, RK2928
Samsung Exynos 4210, 4212, 4412
Sony CXD5315GG (SoC der PlayStation Vita)
STMicroelectronics SPEAr1310, SPEAr1340
ST-Ericsson Nova A9500, NovaThor U8500, NovaThor U9500
Texas Instruments OMAP4
Trident Microsystems 847x/8x/9x
WonderMedia WM8850, WM8950 und WM8980
Xilinx Zynq Extensible Processing Platform
ZiiLABS ZMS-20

ARM Cortex-A5

Der 2009 vorgestellte ARM Cortex-A5 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A5-Cores, welche jeweils den ARMv7-A-Befehlssatz implementieren. Es handelt sich um ein Single-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 1,57 DMIPS/MHz und besitzt jeweils 4-64 kB L1-Cache für Befehle und Daten sowie optional einen 16 kB bis 1 MB großen L2-Cache. Die Taktfrequenzen in einem 40-nm-Prozess von TSMC erreichen bis zu 1 GHz. Die Pipeline-Länge beträgt 8 Stufen. Der Cortex-A5 wurde als energieeffizienterer Nachfolger der ARM9- und ARM11-Cores für Einsteiger- und Mittelklasse-Mobilgeräte vorgestellt. Im Vergleich zu diesen älteren Cores bietet der Cortex-A5 den Vorteil des moderneren Befehlssatzes ARMv7 gegenüber ARMv4/v5 (ARM9) bzw. ARMv6 (ARM11) sowie VFPv3 und NEON-SIMD-Erweiterungen.

Eigenschaften

NEON-SIMD-Erweiterungen
VFPv3-Gleitkommaeinheit
Thumb-2-Befehlssatz
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A5-Cores umfassen u.a.:

Microchip SAMA5D3
Freescale Vybrid Series
Qualcomm Snapdragon S4 Play
Spreadtrum SC8810
Actions Semiconductor ATM7029
AMD Fusion APUs (Cortex-A5 als Sicherheits-Koprozessor)

ARM Cortex-A15

Der 2010 vorgestellte ARM Cortex-A15 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A15-Cores, welche jeweils den ARMv7-A-Befehlssatz implementieren. Es handelt sich um ein 3-Wege-superskalares Out-of-Order-Design. Er kommt auf eine Rechenleistung von 3,4 DMIPS/MHz und besitzt jeweils 32 kB L1-Cache für Befehle und Daten sowie einen 128 kB bis 2 MB großen L2-Cache. Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen bis zu 2,5 GHz. Die Pipeline-Länge beträgt 15 Stufen.

Eigenschaften

40-bit großer physischer Adressraum für bis zu 1 TB RAM, pro Prozess ist jeweils ein 32-bit-Adressraum ansprechbar
4 Cores pro Cluster, bis zu 2 Cluster pro Chip mit CoreLink 400 (eine AMBA-4-kohärente Schaltmatrix)
DSP- und NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A15-Cores umfassen u.a.:

Broadcom SoC
HiSilicon K3V3
Nvidia Tegra
Renesas MP6530, R-H2
Samsung Exynos-5210, Exynos Octa
ST-Ericsson Nova A9600
Texas Instruments OMAP5
Annapurna Alpine AL-514

ARM Cortex-A7

Der 2011 vorgestellte ARM Cortex-A7 MPCore ist ein 32-bit-Multicore-Prozessor, der den ARMv7-A-Befehlssatz implementiert. Es handelt sich um ein teilweises Dual-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 1,9 DMIPS/MHz und besitzt zwei separate, 8-64 kB große L1-Caches sowie optional einen 128 kB bis 1 MB großen L2-Cache. Die beiden L1-Caches dienen dazu, Befehle und Daten voneinander unabhängig zwischenzuspeichern. Die Pipeline-Länge beträgt 8 Stufen. Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen beim Lizenznehmer Mediatek bis zu 2 GHz. Seitens ARM sind bis zu 4 Prozessorkerne pro Cluster vorgesehen, durch die AMBA 4 Technologie lassen sich mehrere kohärente SMP-Cluster miteinander kombinieren. Der Cortex-A7 tritt sowohl alleine als energieeffizienterer Nachfolger des Cortex-A8 als auch beim Big.LITTLE-Prozessing in Erscheinung. Hier wird ein Cluster bestehend aus 1-4 Cortex-A7-Cores aus Gründen einer höheren Rechenleistung mit einem Cluster von 1 bis 4 Cortex-A15 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.

Eigenschaften

40-bit großer physischer Adressraum für bis zu 1 TB RAM, pro Prozess ist jeweils ein 32-bit-Adressraum ansprechbar
4 Cores pro Cluster, bis zu 2 Cluster pro Chip mit CoreLink 400 (eine AMBA-4-kohärente Schaltmatrix)
DSP- und NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A7-Cores umfassen u.a.:

Allwinner A20, A31, A31s, H3, H2+
Broadcom BCM2836 (Raspberry Pi 2 Model B)
Freescale Semiconductor i.MX7
HiSilicon K3V3
Marvell PXA1088
Mediatek MT6589
Qualcomm Snapdragon S4 Play MSM8226 und MSM8626

ARM Cortex-A53

Der 2012 vorgestellte ARM Cortex-A53 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A53-Cores, welche jeweils den ARMv8-A-Befehlssatz implementieren. Es handelt sich um ein teilweises Dual-Issue-In-Order-Design. Er kommt auf eine Rechenleistung von 2,3 DMIPS/MHz und besitzt jeweils 8-64 kB L1-Cache für Befehle und Daten sowie optional einen 128 kB bis 2 MB großen L2-Cache. Die Taktfrequenzen sind noch unbekannt, allerdings ist er für ein Design in einem 20-nm-Prozess ausgelegt. Die Pipeline-Länge beträgt 8 Stufen. Der Cortex-A53 tritt sowohl alleine als auch beim Big.LITTLE-Prozessing in Erscheinung. Hier wird ein Cluster bestehend aus 1-4 Cortex-A53-Cores aus Gründen einer höheren Rechenleistung mit einem Cluster von 1 bis 4 Cortex-A57 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.

Eigenschaften

Betriebsmodi AArch64 (64-bit) und AArch32 (32-bit und ARMv7-Rückwärtskompatbilität)
40-bit großer physischer Adressraum für bis zu 1 TB RAM, pro Prozess ist jeweils ein 32-bit-Adressraum ansprechbar
erweiterte NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Hardware-Verschlüsselungen (AES, SHA-1, SHA2-256)
Unterstützung von Hardware-Virtualisierung
TrustZone-Sicherheitserweiterungen
Thumb-2-Befehlssatz
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A53-Cores umfassen u.a.:

Allwinner A64, H5, H6
Amlogic S905 (ODROID-C2)
Broadcom BCM2837 (Raspberry Pi 3 Model B)
HiSilicon Kirin 620, 650, 655, 658, 710, 930, 935, 950, 955, 960
Mediatek MT6732, MT6735, MT6750, MT6752, MT6753, MT6755, MT6757, MT6795, MT6797(T), MT6799, MT8165, MT8173(C), MT8176, MT8732, MT8735, MT8752
Rockchip RK3368, RK3399
Samsung Exynos 5433, 7420, 7570, 7578, 7580, 7870, 7880, 8890, 8895
Qualcomm Snapdragon 410, 415, 420, 425, 430, 435, 610, 615, 616, 617, 625, 630, 650, 652, 808 und 810
Xilinx Zynq UltraScale+ MPSoC

ARM Cortex-A57

Der ebenfalls 2012 vorgestellte ARM Cortex-A57 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A57-Cores, welche jeweils den ARMv8-Befehlssatz implementieren. Es handelt sich um ein 3-Wege-superskalares Out-of-Order-Design. Er kommt auf eine Rechenleistung von 4,1 DMIPS/MHz und besitzt jeweils 48/32 kB L1-Cache für Befehle bzw. Daten sowie einen 512 kB bis 2 MB großen L2-Cache. Die Taktfrequenzen in einem 20-nm-Prozess von TSMC werden 2,5 GHz erreichen. Die Pipeline-Länge beträgt 15 Stufen. Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A57-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A53 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.

Eigenschaften

Betriebsmodi AArch64 (64-bit) und AArch32 (32-bit und ARMv7-Rückwärtskompatbilität)
4 Cores pro Cluster (AMBA-4 ACE und AMBA-5 CHI wird unterstützt)
44-bit großer physischer Adressraum
erweiterte NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Hardware-Verschlüsselungen (AES, SHA-1, SHA2-256)
Unterstützung von Hardware-Virtualisierung
TrustZone-Sicherheitserweiterungen
Thumb-2-Befehlssatz
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A57-Cores umfassen u.a.:

Broadcom BCM5871X (communication processors)
Nvidia TX2
Samsung Exynos 5433
Qualcomm Snapdragon 808 und 810

ARM Cortex-A12/A17

Der 2013 vorgestellte ARM Cortex-A12 MPCore ist ein 32-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A12-Cores, welche jeweils den ARMv7-A-Befehlssatz implementieren. Es handelt sich um ein Dual-Issue-Out-of-Order-Design. Er kommt auf eine Rechenleistung von 3,0 DMIPS/MHz und besitzt einen 32-64 kB L1-Cache für Befehle, einen 32 kB großen L1-Cache für Daten sowie einen 256 kB bis 8 MB großen L2-Cache. Die Taktfrequenzen in einem 28-nm-Prozess von TSMC erreichen bis zu 2 GHz. Die Pipeline-Länge beträgt 10 Stufen. Der Cortex-A12 sollte die Nachfolge des Cortex-A9 antreten und wurde für eine Fertigung in einer Strukturgröße von 28 nm entwickelt. Die höhere Rechenleistung/MHz (3,0 statt 2,5 DMIPS/MHz) wurde u.a. durch ein komplexeres Out-of-Order-Design, eine größere Sprunghistorien-Tabelle, mehr Ausführungseinheiten (7 statt 3) und einen voll integrierten L2-Cache erreicht. Zum Zeitpunkt der Vorstellung sollte das Prozessordesign so verglichen mit dem ARM Cortex-A9 eine 40 % höhere Rechenleistung erreichen. Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A12-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A7 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten.

Das Cortex-A12-Design wurde von ARM noch im Jahr 2014 auf das Leistungsniveau des im Februar 2014 vorgestellten Cortex-A17 MPCore weiterentwickelt. Im September 2014 gab ARM bekannt, dass der Cortex-A12 nicht mehr weiter als CPU-Design vermarktet wird. Als Ersatz ist der ARM Cortex-A17 MPCore vorgesehen. Der Cortex-A17 soll ARM zufolge rund 60 % schneller sein als der Cortex-A9.

Eigenschaften

40-bit großer physischer Adressraum für bis zu 1 TB RAM, pro Prozess ist jeweils ein 32-bit-Adressraum ansprechbar
4 Cores pro Cluster, bis zu 2 Cluster pro Chip mit CoreLink 400 (eine AMBA-4-kohärente Schaltmatrix)
DSP- und NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Rockchip RK3288

ARM Cortex-A72

Der 2015 vorgestellte ARM Cortex-A72 MPCore ist wie der A57 ein 64-bit-Multicore-Prozessor mit bis zu 4 Cache-kohärenten Cortex-A72-Cores, welche jeweils den ARMv8-Befehlssatz implementieren. Es handelt sich um ein 3-Wege-superskalares Out-of-Order-Design mit einer 15-stufigen Pipeline. Laut ARM liefert der A72 bei gleicher Taktrate eine "bis zu 50 % höhere Rechenleistung" als der A57 und besitzt jeweils 48/32 kB L1-Cache für Befehle bzw. Daten sowie einen 512 kB bis 2 MB großen L2-Cache. Der Ziel-Fertigungsprozess soll 16-nm-FinFET von TSMC werden, in welchem Taktfrequenzen von bis zu 2,3 GHz erreicht werden; den theoretischen Maximaltakt gibt ARM mit 2,5 GHz an. Beim Big.LITTLE-Prozessing wird ein Cluster bestehend aus Cortex-A72-Cores aus Energiespargründen mit einem Cluster von 1 bis 4 Cortex-A53 zusammen auf einem Chip implementiert, die jeweils abwechselnd je nach Anforderungen der Software an die Rechenleistung diese abarbeiten. Es ist zu beachten, dass bei der Kalkulation der Rechenleistung im Vergleich zum A57 ein 16-nm-FinFET-Prozess angenommen wird, während die Zahlen für den A57 vom 20-nm-Prozess stammen. Ein erheblicher Teil der Steigerung wird daher rein fertigungstechnisch durch das Mooresche Gesetz erzielt.

Eigenschaften

40-bit großer physischer Adressraum für bis zu 1 TB RAM, pro Prozess ist jeweils ein 32-bit-Adressraum ansprechbar
4 Cores pro Cluster, bis zu 2 Cluster pro Chip mit CoreLink 500 (eine AMBA-4-kohärente Schaltmatrix, AMBA-5 CHI wird unterstützt)
DSP- und NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen
Unterstützung von Jazelle DBX für die Ausführung von Java-Code
Jazelle RCT

Chips

Die System-on-Chips (SoC) mit implementierten Cortex-A72-Cores umfassen u.a.:

HiSilicon Kirin 950, 955
NXP i.MX8QM
Mediatek MT6797(T), MT8173(C), MT8176
Qualcomm Snapdragon 650, 652, 653
Rockchip RK3399
Samsung Exynos 7650

ARM Cortex-A73

Der 2016 vorgestellte ARM Cortex-A73 MPCore ist ein 64-bit-Multicore-Prozessor mit bis zu vier Cortex-A73-Cores, welche jeweils den ARMv8-Befehlssatz implementieren. Dabei ist das Core-Design an das des Cortex-A17 angelehnt und gehört nicht zur A15/A57/A72 Entwicklungsreihe. Es handelt sich um ein 2-Wege-superskalares Out-of-Order-Design mit einer 11-stufigen Pipeline, der L1-Cache besitzt 64 kB für Befehle und 32 kB oder 64 kB für Daten. Auf den gemeinsamen L2-Cache (256 KB bis 8 MB) können alle Cores im Cluster gleichzeitig zugreifen. ARM gibt den Takt mit 2,8 GHz an, ein Cluster mit vier Cores, 64 kB/64 kB L1- und 2 MB L2-Cache soll in TSMCs 10FF implementiert ca. 5 mm² groß sein.

Eigenschaften

4 Cores pro Cluster (AMBA-4 AXI4 oder ACE wird unterstützt)
DSP- und NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen

Chips

HiSilicon Kirin 710, 970
Mediatek MT6799

ARM Cortex-A55

Der 2017 vorgestellte ARM Cortex-A55 MPCore, Nachfolger des Cortex-A53, ist ein 64-bit-Multicore-Prozessor mit bis zu 8 Cortex-A55-Cores, die in einem DynamIQ-Cluster angeordnet sind und implementiert eine ARMv8.2-Architektur. Es handelt sich um ein Dual-Decode/Dual-Issue-In-Order-Design, die Integer-Pipeline-Länge beträgt wie beim Cortex-A53 8 Stufen, die NEON/FP-Pipiline 10 Stufen (NEON/FP ist noch immer optional). Statt einer Load-/Store-Unit besitzt der Cortex-A55 nun je eine getrennte Load- und Store-Unit. Ein Core besitzt jeweils einen 16 kB bis 64 kB L1-Cache für Befehle und Daten sowie einen optionalen privaten L2-Cache (64 kB, 128 kB oder 256 kB). Über die DynamIQ Shared Unit kann auf einen optionalen gemeinsamen L3-Cache (1 MB, 2 MB oder 4 MB) zugegriffen werden.

Eigenschaften

Bis zu 8 Cores pro Cluster (DynamIQ) in beliebiger Kombination mit Cortex-A75
NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen

ARM Cortex-A75

Der 2017 vorgestellte ARM Cortex-A75 MPCore, Nachfolger des Cortex-A73, ist ein 64-bit-Multicore-Prozessor mit bis zu 8 Cortex-A75-Cores, die in einem DynamIQ-Cluster angeordnet sind und implementiert eine ARMv8.2-Architektur. Es handelt sich um ein 3-Decode/6-Issue-Out-of-Order-Design, die Integer-Pipeline-Länge beträgt wie beim Cortex-A73 11 Stufen; alle Einheiten haben nun eigene, vergrößerte Warteschlangen. Für NEON/FP wurde eine Store-Unit hinzugefügt, die Pipeline-Länge beträgt nun 13 Stufen statt 12. Ein Core besitzt jeweils einen 64 kB L1-Cache für Befehle und Daten sowie einen privaten 256 kB oder 512 kB L2-Cache. Über die DynamIQ Shared Unit kann auf einen optionalen gemeinsamen L3-Cache (1 MB, 2 MB oder 4 MB) zugegriffen werden.

Eigenschaften

Bis zu 8 Cores pro Cluster (DynamIQ) in beliebiger Kombination mit Cortex-A55
NEON-SIMD-Erweiterungen
VFPv4-Gleitkommaeinheit
Unterstützung von Hardware-Virtualisierung
Thumb-2-Befehlssatz
TrustZone-Sicherheitserweiterungen

ARM Cortex-A76

Im Mai 2018 wurde der ARM Cortex-A75 als Nachfolger des A75 vorgestellt. Die Mikroarchitektur basiert wie beim Vorgänger auf dem ARMv8.2-Befehlssatz, Die Die Prozessor-Baupläne / IP sind für 10nm und 7nm-Lithografie-Prozessen erhältlich, eine maximale Taktrate von 3,3 GHz wird angegeben (7 nm).

Der Kirin 980 von Hisilicon erscheint als erstes SoC mit A76 in 7nm Fertigungstechnik, 2*2 A76-Kerne arbeiten hier mit unterschiedlichen Taktfrequenzen zusammen mit 4 A55-Kernen in einem DynamIQ - 2+2+4-Cluster zusammen, das erste Smartphone mit Kirin 980 ist Ende 2018 das Huawei Mate 20.

Eigenschaften

Cache-Organisation wie bisher: L1: Daten 8-64 KB Instruktionen 8-64 KB, L2: 256 / 512 KiB je Kern, L3: bis 4 MiB je Cluster.
Es können bis zu 4 A76-Kerne zusammen mit bis zu 4 A55-Kernen in einem DynamiIQ Cluster arbeiten.
Es können bis zu 4 (A75: 3) Instruktionen/Takt dekodiert werden, die IPC Werte können also bis zu 30% höher als beim Vorgänger A75 liegen.
ARM gibt gegenüber dem A75 in 10 nm entweder 40% mehr Rechenleistung oder 50% weniger Energieverbrauch an, ein Großteil dieses Effekts dürfte aber durch die kleinere Strukturgröße von 7 nm bedingt sein.
Es wird eine nicht näher erläuterte "höhere AI / ML" - Performance angegeben.

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